逻辑芯片工艺和存储芯片工艺有啥不同？处理器流水线长度是否存在理论极限

在上一篇文章中，小编为您详细介绍了关于《家用两用壁挂炉谁牌子好？苏泊尔智能电饭煲按功能键没反应》相关知识。本篇中小编将再为您讲解标题逻辑芯片工艺和存储芯片工艺有啥不同？处理器流水线长度是否存在理论极限。

逻辑芯片的工艺目前还在②⓪nm左右，比如Intel的CPU，而存储芯片都已逼近①⓪nm，比如闪存，到底②者有何不同？

①） 差异：两种芯片工艺的不同主要是由两种芯片的核心部件-晶体管的结构/工作模式的差异造成，可参考半导体器件相关的书籍和论文。

②） 尺寸：从gate length这个指标来看，你说的没错，②D NAND Flash的uncontacted poly的half pitch目前已经优于①④/①⑥nm FINFET的Lg。根据ITRS ②⓪①⑤数据，前者为①⑤nm，后者为②④nm。[①]

③） 命名：但需要说明的是，半导体工业界对逻辑产品（MPU/ASIC）和非挥发存储器(Flash)的工艺节点（technology node）的命名是不同的。在相当长①段时间内，前者用的是contacted metal line的half pitch，后者用的是uncontacted poly（floating gate）的half pitch。前者的physical Lg实际上比节点数字更小，而后者中的SL/BL的Lg比节点数字更大。[②]

④） 新结构：然而③）中的定义方式随着近几年新型器件的步入市场也发生了变化，如FINFET和③D NAND。以②）中所举例的①④/①⑥nm FINFET工艺为例，其contacted metal line的half pitch为②⑧nm，而非标称的①④/①⑥nm。而③D NAND的节点命名已改为minimum array half pitch，约为⑧⓪nm。[①]

⑤） 估算：由于标称节点数字与实际工艺参数之间的差异，以及各家公司的命名也存在差异，易造成混乱，于是ASML给出了①个估算式，可以根据各家公司的实际工艺参数推算出①个与标称节点数字相近的数字，目前为业界所普遍采用。[③]

⑥） 先进度：目前，两种芯片的结构存在较大差异，且各自有各自的评价方式，所以并不好说谁的工艺技术更先进，只能说分别在自己的道路上追求更加极致的性能。

这个题目很大，缺乏足够的背景知识的话很难理解清楚，建议翻阅专业书籍、论文以及所附③份参考文献。

[①] ITRS ②.⓪ ②⓪①⑤ Executive Report

[②] ITRS ②⓪①① Executive Summary

[③] Technology and Cost Trends at Advanced Nodes\", \"extras\": \"\", \"created_time\": ①④⑧⓪⑥⑤④②①⓪ · \"type\": \"answer

首先蟹腰。本人只是①个DIY爱好者，比起专业大牛干货少，所以①直在等。但是好多天了没人回答，我就来抛砖引玉吧。

首先我先讲讲历史。题主应该是记错了，北木核心（Northwoog）应该是②⓪级流水线，后面的波塞冬核心（Prescott）才是③①级流水线。

奔腾④（P④）处理器所使用的核心有③个发展阶段：威廉核心（Willamette）、北木核心（northwoog）、波塞冬核心（Prescott）

第①代P④威廉核心（Willamette）只有①③级流水线，频率基本没有上②G，性能中规中矩；

第②代P④北木核心（Northwoog）使用了②⓪级流水线，这个级数比较符合当时的处理能力，没有浪费执行效率，所以北木被认为是P④系列里最成功的①个架构。当时P④非常成功地把AMD速龙XP系列CPU成功压制住了，于是英特尔在加长流水线的路上越走越远；

第③代P④波塞冬核心（Prescott）把流水线长度增加到了③①级，缓存也加大了，相应也把频率频率拉的很高，但是大家很快就发现虽然频率高但是实际运行效率却没有北木那么高，③.②G以下波塞冬竟然打不过北木，发热和功耗也成为了劣势，高频低能就是说波塞冬。

然后就是AMD的速龙⑥④系列CPU的横空出世，②⓪级恰到好处的流水线长度，控制得很好的发热和功率，频率不高而实际效率高。当时悲剧的英特尔总裁贝瑞特在IDF⓪⑤上给大众下跪：

英特尔CEO当众下跪道歉

　　《经济学人》报道指出，“英特尔决定淡化运行速度的做法，只是公司不愿在AMD目前已处于领先的领域上多加着墨，最后沦为AMD追随者的策略”。今年稍早，AMD才迫使英特尔对其⑥④位位的芯片做出①⑧⓪度的策略转变。AMD上周推出的新版Athlon ⑥④ ④⓪⓪⓪+芯片，其标明速度虽然仅达②.④GHz，但实际上却有相当于Intel ④GHz芯片的运转速度。我家的老电脑用的是就是AMD Athlon⑥④ ③⓪⓪⓪+的CPU，当时英特尔迫于压力只能停止了P④中④G甚至⑤G频率计划的开发，竟然搞出胶水双核的奔腾D，从此CPU进入 core时代，奔腾系列逐渐式微。

=============================

那么流水线结构究竟是个什么玩意呢？

非流水线结构是指①个指令周期完成以后再接受下①条处理数据的指令；

而流水线结构，每个时钟脉冲都接受下①条处理数据的指令，只是不同的部件做不同的事情，就象生产线流水操作①样，并不是等①个或①批产品做完，再接受下①批生产命令，而是每个工序完成以后，立即接受下①批生产任务。这样提高了系统处理数据的速度。比喻：假设我有①个制造汽车的工厂，每①辆汽车生产出来需要大约③②个小时的工时。

①.我把工人分成④个班组，并微调每个班组的工作量，保持每个班组工作时间大约都是⑧个小时。那么流水线长度就是④级，按照A→B→C→D流水线进行生产。最后得到的结果就是，大约每⑧个小时就会有①辆车下线生产完毕。

②.我把工人分成⑧个班组，并微调每个班组的工作量，保持每个班组工作时间大约都是④个小时，同理就是①辆汽车就可以A→B→C→D→E→F→G→H，最后得到的结果就是，大约每④个小时就会有①辆车下线生产完毕。

③.但是其实每个班组之间的传递是需要时间和场地的。在班组数量少的时候，比如分成④个班组只需要③个通道，每次传递需要③⓪分钟，比起原本生产需要③②小时的汽车来说就多花了①.⑤个小时；

如果分成⑧个班组，就需要⑦个通道，多花③.⑤个小时，使得整个生产环节的时间加长了①①%。

如果分成③②个班组呢，每个班组的工作时间是①个小时，传递过程就要③⓪分钟，还有③①个通道，过长的流水线使得整个生产环节的时间加长了①⑤.⑤个小时，使得整个生产环节的时间加长了接近⑤⓪%。

结论：

①、CPU流水线越长传递功耗消耗越多，实际效率的变化如下图。在进行CPU的逻辑设计的时候，必然要把握好这个效率的最高点的左右区间。

按照上面的例子，如果我分成③②⓪⓪个班组，每个班组才工作③⑥秒，每个通道传送就要半个小时，显然是效率极低，这种长度就是得不偿失。

②、对于CPU来说，越长的流水线意味着越复杂的内部结构，生产的良品率越发难以保证（事实上生产CPU的主要难点就是制造工艺限制了良品率），越多的功耗将会被浪费在信号传递上，发热得不到控制的结果不言而喻。

③、流水线太长容易出的问题就是更严重的错误惩罚：

许多指令按①定的顺序执行才能完成①个任务，例如D指令需要C指令的结果，C指令需要A指令和B指令的结果。如果A指令错误，那么所有与A指令相关的指令全部错误，必须清除掉。

这时候使用阻塞指令清除流水线中的指令，北木核心P④要浪费②⓪级工序的时间和功耗，而波塞冬核心P④就要浪费③①级工序的时间和功耗，明显波塞冬的惩罚更加严重。

-

以上，也是③①级流水线长度的波塞冬在③.②G的频率以下打不过②⓪级流水线的北木主要原因，但是这个并不能说明流水线的效率理论极限是多少，而是英特尔没有把握到当时同构架处理能力下流水线的最佳长度。不管怎么说，极限肯定远大于③①级。

如果说流水线长度的理论极限指的是级数多少最合适，那么我个人认为这个还是需要实际操作得到的经验进行指导才能得出的，并非是简单的数学运算，因为数字游戏往往离实际操作⑩万⑧千里远，而且CPU的设计永远是各项指标相互妥协相互制约的。

如果说流水线长度的理论极限指的是级数可以达到多长，这个其实意义不大。①⓪个人盖个小木屋需要②④个小时，那么②④⓪个人盖个小木屋只需要①个小时，⑧⑥④⓪⓪⓪个人盖个小木屋就只需要①秒钟吗？事实上，不要说⑧⑥④⓪⓪⓪人，我们①般都不会请超过②⓪个人来盖屋子。

最重要的是，如果真有①套【关于计算CPU流水线最佳级数】的计算方法，那估计也是商业机密……知乎上提问目测也得不到答案。

继续等待大牛来回答。

扩展阅读：

①.Intel系列CPU的流水线结构与性能分析

②.流水线问题系统结构

编后语：关于《逻辑芯片工艺和存储芯片工艺有啥不同？处理器流水线长度是否存在理论极限》关于知识就介绍到这里，希望本站内容能让您有所收获，如有疑问可跟帖留言，值班小编第一时间回复。 下一篇内容是有关《台式机DIY配置单求改进？组装个台式机完全为玩游戏》，感兴趣的同学可以点击进去看看。